Micron의 최신 1γ(감마) 노드는 이전 세대 대비 웨이퍼당 비트 출력을 30% 이상 끌어올렸습니다. 세대 하나를 건너뛸 때마다 같은 실리콘 면적에서 찍어내는 칩 수가 달라지고, 소비 전력이 줄고, 처리 속도가 빨라집니다. D램의 핵심 구조는 단순합니다. 전하를 저장하는 캐패시터 하나, 그 문을 여닫는 트랜지스터 하나. 이 셀을 얼마나 작게 만드느냐가 곧 D램 기술의 역사이고, 셀이 작아지면 칩 하나당 원가가 내려갑니다.
그렇다면 공정 세대가 한 단계 바뀔 때, 기술적으로 무엇이 달라지고, 그것이 D램 산업에 어떤 영향을 줄까요?
20nm에서 10nm까지, 세대마다 바뀐 것들
D램 공정의 세대 구분은 조금 독특합니다. 10nm급에 진입한 뒤부터는 숫자 대신 알파벳을 붙이기 시작했거든요. 1x(1세대), 1y(2세대), 1z(3세대), 1a(4세대), 1b(5세대), 1c(6세대) 순서입니다. 업계에서는 1a 이후를 그리스 문자로 1α, 1β, 1γ라고 부르기도 합니다.
각 세대마다 굵직한 기술적 전환점이 있었습니다. 가장 먼저 D램의 판도를 바꾼 건 매몰 워드라인(buried wordline)이었습니다. 기존에는 트랜지스터의 전류 통로가 실리콘 표면 위에 있었는데, 이걸 표면 아래로 파묻은 겁니다. 아파트를 옆으로 넓히는 대신 지하층을 파서 공간을 확보한 것과 비슷합니다. 2008년 Qimonda가 46nm 공정에서 처음 선보인 이 기술은 당시 가장 작은 셀 크기인 0.013μm²를 달성했습니다. 사람 머리카락 단면적의 약 50만 분의 1에 해당하는 크기입니다.
그다음 전환점은 HKMG(고유전율 금속 게이트)입니다. 트랜지스터의 절연막을 더 얇고 효율적인 소재로 바꾸는 기술이죠. 삼성은 1x 세대 GDDR6에서 처음 적용했고, SK하이닉스는 1y~1a 세대에, 마이크론은 1z 세대부터 도입하기 시작했습니다. 업체마다 채택 시점이 달랐다는 건, 그만큼 양산 난이도가 높았다는 뜻이기도 합니다.
세 번째 전환점은 EUV(극자외선) 리소그래피입니다. 회로 패턴을 새기는 빛의 파장을 기존 193nm에서 13.5nm로 줄인 기술인데, SK하이닉스가 1a 세대에서 업계 최초로 EUV를 D램에 도입했습니다. 마이크론은 한참 뒤인 1γ 세대에서야 처음 EUV를 적용했죠. 1b 세대 이후부터는 EUV 없이 미세화를 진행하는 것 자체가 사실상 불가능해졌습니다.
1a, 1b, 1c — 알파벳 한 글자가 바꾸는 원가 구조
EUV의 도입은 시작일 뿐이었습니다. 진짜 경쟁은 EUV를 몇 개 층에 적용하느냐에서 갈립니다. SK하이닉스 기준으로 1a에서 EUV 레이어는 1개였습니다. 1b에서 4개로 늘었고, 1c에서는 5개 이상으로 확대됐습니다. EUV 레이어가 늘어날수록 회로를 더 정밀하게 그릴 수 있지만, 장비 가격과 공정 비용도 함께 올라갑니다.
세대별 성능 개선폭도 주목할 만합니다. 1a에서 1b로 넘어가면서 처리 속도가 14% 빨라지고 전력 소비는 20% 줄었는데, 이 정도면 같은 서버 랙에서 처리할 수 있는 AI 연산량이 눈에 띄게 달라지는 수준이거든요. 1b에서 1c로의 전환에서는 속도 11% 향상에 전력 효율 9% 이상 개선이 더해졌습니다. 마이크론의 1γ DDR5가 달성한 9,200MT/s는 이전 세대 대비 전력을 20% 이상 절감하면서도 속도를 끌어올린 결과입니다.
하지만 신공정에는 양면이 있습니다. 바로 수율이죠. 수율은 생산한 칩 중 실제로 쓸 수 있는 양품의 비율을 뜻하는데, 공정이 미세해질수록 초기 수율은 떨어지기 마련입니다. 삼성의 1c 공정 수율은 한때 0%까지 추락했다가 40%로 끌어올린 뒤에야 양산의 청신호가 켜졌습니다. 약 50% 수준에서도 양산 기준에는 미달이었을 정도입니다.
결국 공정 전환의 핵심은 속도입니다. SK하이닉스는 2026년 D램 생산의 절반 이상을 1c 공정으로 전환하겠다는 목표를 세웠고, 연말까지 월 19만 장 웨이퍼 생산을 계획하고 있습니다. 삼성은 현재 월 약 2만 장 수준인 1c 생산량을 2026년 말까지 월 15만 장으로 끌어올리겠다고 밝혔죠. 같은 공정 세대라도 수율을 먼저 안정시키고, 생산량을 먼저 끌어올리는 쪽이 비트당 원가에서 유리해지는 구조입니다.
HBM4가 보여주는 공정 경쟁의 실제
공정 세대의 경쟁이 가장 날카롭게 드러나는 제품이 HBM(고대역폭 메모리)입니다. HBM은 D램 다이를 수직으로 쌓아 올린 뒤, 실리콘 관통 전극(TSV)으로 수직 연결해 데이터를 한꺼번에 주고받는 구조입니다. 책상 위에 책을 옆으로 늘어놓는 대신 수직으로 쌓아 올려 같은 면적에서 훨씬 많은 데이터를 처리하는 방식이죠.
2026년 2월, 삼성이 세계 최초로 HBM4 양산 출하를 발표하면서 흥미로운 구도가 만들어졌습니다. 삼성은 최신 1c 공정의 D램 코어 다이에 자사 4nm 파운드리로 만든 로직 다이를 결합하고, 하이브리드 본딩으로 접합했습니다. 동작 속도 11.7Gbps로 JEDEC 표준(8Gbps) 대비 46% 빠르고, 에너지 효율은 40% 개선됐습니다.
반면 SK하이닉스는 다른 길을 택했습니다. D램 코어 다이는 한 세대 이전인 1b 공정을 쓰되, 로직 다이는 TSMC의 12nm 공정에 맡기고, 자체 개발한 MR-MUF 패키징 기술로 접합했습니다. 16층 스택을 JEDEC 표준 두께인 775μm 안에 넣는 데 성공했죠.
여기서 중요한 건, 공정 세대가 HBM 성능의 전부가 아니라는 점입니다. 삼성이 채택한 하이브리드 본딩은 구리(Cu)와 구리를 직접 맞붙이는 방식으로, 기존의 마이크로범프가 필요 없어 접합부 열저항이 약 20% 줄어듭니다. 하지만 공정 비용이 높고 수율 확보가 어렵다는 단점이 있습니다. 삼성의 하이브리드 본딩 HBM4 프로토타입 수율은 약 10%에 불과했다는 보도도 나왔습니다.
엔비디아의 인증 과정도 이 복합적인 경쟁 구도를 잘 보여줍니다. 삼성은 10Gbps와 11Gbps 두 단계의 테스트를 모두 통과한 반면, SK하이닉스는 11Gbps 테스트를 최적화하는 단계에 있습니다. 당초 업계에서는 SK하이닉스 70%, 삼성 30%의 공급 비율을 예상했지만, 삼성이 먼저 퀄을 통과하고 출하를 시작한 만큼 실제 비율은 달라질 수 있습니다. 공정 세대, 본딩 방식, 로직 다이, 패키징이 복합적으로 성능과 수율을 결정하기 때문이죠.
다음 세대인 HBM4E에서는 경쟁이 더 치열해질 전망입니다. SK하이닉스는 TSMC 3nm 로직 다이 채택을 검토하고 있고, 삼성은 자사 2nm 파운드리 공정의 로직 다이를 계획하고 있습니다.
선폭의 끝, 그 너머의 D램
그렇다면 미세화는 어디까지 갈 수 있을까요? 현재 D램이 사용하는 6F² 셀 구조에는 물리적 한계가 있습니다. 여기서 F는 공정이 구현할 수 있는 최소 선폭(feature size)을 뜻하고, F²는 그 선폭을 한 변으로 하는 정사각형의 면적입니다. 6F²는 셀 하나가 그 면적의 6배를 차지한다는 뜻이죠. 셀이 작아질수록 캐패시터의 종횡비(높이 대비 폭)가 극단적으로 높아져야 하는데, 이를 유지하려면 유전상수 50 이상의 소재가 필요합니다. 유전상수란 소재가 전하를 얼마나 잘 저장하는지를 나타내는 수치인데, 숫자가 클수록 같은 크기에서 더 많은 데이터를 담을 수 있거든요. 업계에서는 10nm가 6F² 구조의 마지막 노드가 될 것이라는 전망이 나옵니다.
대안으로 떠오르는 것이 4F² 수직 채널 트랜지스터(VCT)입니다. 기존 6F² 구조에서 전류가 U자형 경로를 따라 흐르는 것과 달리, VCT는 전류가 수직으로 곧장 흐릅니다. 경로가 짧으니 저항도 낮고, 다이 면적을 약 30% 줄일 수 있죠. 삼성은 2025년 VCT 초기 개발을 완료했고, 2027~2028년 8~9nm 노드를 목표로 하고 있습니다. Tokyo Electron도 비슷한 시기에 양산이 가능할 것으로 보고 있습니다.
VCT는 그 자체가 목적이 아닙니다. 3D D램으로 가기 위한 디딤돌이죠. NAND 플래시가 평면 구조에서 수직으로 셀을 쌓는 3D 구조로 전환해 용량을 대폭 늘린 것처럼, D램도 같은 길을 걷게 됩니다. 삼성과 SK하이닉스 모두 2030년까지 3D D램 출시를 로드맵에 올려놓았습니다.
미세화를 뒷받침할 장비도 진화하고 있습니다. SK하이닉스는 M16 팹에 업계 최초로 High-NA EUV를 도입했습니다. 기존 EUV의 개구수(NA)를 0.33에서 0.55로 높인 기술인데, 카메라 렌즈의 조리개를 더 크게 열어 더 선명한 사진을 찍는 원리와 비슷합니다. 양산 적용은 2027~2028년으로 예상됩니다.
공정이 깔고, HBM이 실적을 만든다
공정 미세화는 D램 산업의 원가 구조를 결정하는 기반 인프라입니다. 신공정으로 비트당 원가가 내려가면, 그 위에서 어떤 제품을 만드느냐에 따라 수익성이 갈리는 구조이거든요. 2025년 메모리 업체들의 실적이 급등한 배경에는 공정 전환보다 더 직접적인 원인이 있었습니다. AI 수요 폭증과 HBM의 가격 프리미엄입니다. HBM은 일반 DDR5 대비 판매가가 5~10배에 달하는 반면, 원가는 3~4배 수준에 그칩니다. 2025년 삼성 메모리 부문의 영업이익이 전년 대비 250% 급증하고, SK하이닉스의 영업이익률이 56%에 이른 것은 이 프리미엄이 만들어낸 결과입니다.
D램 시장 점유율에도 변화가 나타났습니다. 조사기관에 따라 수치가 엇갈리는데, 카운터포인트리서치는 2025년 3분기 SK하이닉스가 삼성을 제치고 D램 매출 1위에 올랐다고 발표한 반면, 차이나플래시마켓은 같은 시기 삼성이 여전히 1위를 유지했다고 집계했습니다. 어느 쪽이든 두 기업의 격차가 극도로 좁아진 건 분명합니다. 이 변화의 핵심 동력은 HBM 시장 지배력이었습니다. SK하이닉스는 HBM 시장 점유율 약 60%를 차지하며 고부가 매출 비중을 끌어올렸고, 공정 미세화는 그런 제품을 경쟁력 있는 원가로 생산할 수 있게 해주는 토대 역할을 한 셈입니다.
앞으로의 설비투자 규모가 이 구조를 잘 보여줍니다. 삼성은 2026년 설비투자를 40조 원 이상으로 계획하고 있고, SK하이닉스는 2027년까지 ASML EUV 장비에만 80억 달러(약 11조 원)를 투자하기로 확정했습니다. 수십조 원이 공정 인프라에 투입되는 이유는 단순합니다. 미세 공정이라는 기반 없이는 HBM 같은 고부가 제품도, 그로부터 나오는 수익도 성립하지 않기 때문입니다. 관건은 세 가지입니다. 신공정 수율이 언제 안정화되는지, EUV 레이어 수가 원가에 얼마나 영향을 주는지, 그리고 6F²에서 4F²로의 셀 구조 전환이 언제 현실화되는지.
나노미터 단위의 기술 차이가 원가를 바꾸고, 그 원가 위에서 제품 전략이 수조 원의 이익을 만듭니다. D램 산업에서 공정은 눈에 보이는 실적의 뒤편에서, 모든 것을 떠받치는 지반입니다.